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河北20选5开奖结果:电信接口IC E3线路接收器

时间:2019-2-25, 来源:互联网, 文章类别:元器件知识库

体彩快中彩走势图 www.g30u.com.cn 特征

l E3完全集成的接收接口

信号

l集成均衡(可?。┖褪毙?/p>

复苏

l信号丢失和失锁报警

l可变输入灵敏度控制

l 5V电源

l符合G703,G.775和G.824规范

应用

l与E3网络的接口

l CSU / DSU设备

l PCM测试设备

l光纤终端

l多路复用器

一般说明

XRT7295AE E3集成线路接收器是一个完整的

集成了终止双极性的接收接口

E3(34.3684 Mbps)信号通过同轴传输

电缆。该设备可与XRT7296一起使用

集成线路发射器(见图10),

该器件提供接收均衡(可?。┳远鲆婵刂疲ˋGC),时钟等功能

恢复和数据重新定时,信号丢失和丢失

频率锁定检测。数字系统接口

是一个双轨,收到正负1

在单独的输出上表现为单极数字信号

线索。片上均衡器专为电缆而设计

损耗为0到15dB。接收输入有一个变量

输入灵敏度控制,提供三种不同的灵敏度设置高输入灵敏度允许大量的平坦损耗或用于输入信号

在监控级别

XRT7295AE采用线性制造

CMOS技术。 XRT7295AE有一个版本

20引脚塑料SOJ封装,用于表面安装。一根针

兼容版本适用于DS3或STS-1

应用。请参考XRT7295AT数据

PIN配置

直流电气特性

测试条件:-40°C <TA <+ 85°C,VDD = 5V +/- 10%

典型值适用于VDD = 5.0V,25°C和随机数据。 在85°C时,VDD = 5.5V的最大值

1s数据。

符号参数最小值典型。最大。 单位条件

电气特性

IDD电源电流

REQB = 0 82 106 mA

REQB = 1 79 103 mA

逻辑接口特性

输入电压

VIL低GNDD 0.5 V.

VIH高VDDD VDDD V.

-0.5

输出电压

VOL低GNDD 0.4 V -5.0mA

VOH高VDDD VDDD V 5.0mA

-0.5

CI

输入电容10 pF

CL负载电容10 pF

输入泄漏-1010μA-0.5至VDD + 0.5V(全部

输入引脚除了2和17)

0.02 0.5 mA 0V(引脚17)

10100μAVDD(引脚2)

-50-5μAGND(引脚2)

绝对最大额定值

电源....................... -0.5V至+ 6.5V

储存温度............ -40°C至+ 125°C

任何引脚的电压................ -0.5V至VDD + 0.5V

功耗................. 700mW

最大允许电压(RIN)

关于GND .......... -0.5到+ 5V

线路终端和输入电容

建议的接收终止显示在

具有特征阻抗。 RIN的0.01μF电容将信号耦合到接收输入

不会干扰内部产生的直流偏置

RIN上的等级。 RIN的输入电容

引脚为2.8pF

假锁定免疫

假锁定义为PLL的条件

恢复的时钟以不等于输入数据速率的频率获得稳定的锁相。该

XRT7295AE使用频率/锁相组合结构来防止误锁。 片上

频率比较器不断比较

EXCLK参考PLL时钟。 如果是频率

EXCLK和PLL时钟之间的差异超过

大约+/- 0.5%的EXCLK校正电路

强制重新获取适当的频率

和阶段。

收购时间

如果假定有效输入信号已经存在

在RIN,申请之间的最长时间

器件功率和无差错操作是20ms。 如果力量

已经应用,之间的间隔

有效数据的应用和无差错操作是4ns。

失锁指示

如前所述,PLL采集辅助电路

监视PLL时钟频率相对于

EXCLK频率。

采集电路还监视恢复的数据

检测可能的相位锁定是180°

正常相位对齐。 RLOL警报已激活

如果存在以下任一或两个条件:

- PLL时钟和PLL之间的差异

EXCLK频率超过约+/-

0.5%。

- 重新定时的数据与正常相位相差180°

对准。

高RLOL输出表示采集

电路正在努力使PLL进入适当的频率

锁。 RLOL保持高电平直到频率锁定

发生了; 但是,最小RLOL脉冲宽度是

32个时钟周期。

接收输入

必须是与接收输入引脚RIN的连接

仔细考虑过。 必须沿着进入电路板的信号路径最小化噪声耦合

到输入引脚。 任何噪音耦合到

XRT7295AE输入直接降低了输入信号的信噪比。

PLL滤波电容

PLL滤波电容器位于引脚LPF1和LPF2之间

必须尽可能靠近芯片放置。该

LPF1和LPF 2引脚相邻,允许短路

引线长度与外部电容没有交叉。 可以将噪声耦合到LPF1和LPF2引脚

降低PLL性能。

处理注意事项

尽管已经设计了?;さ缏?/p>

设备,应采取适当的预防措施,以避免

在处理和安装过程中暴露于静电放电(ESD)。

合规规格

遵守国际电报电话咨询委员会建议书G.703,

G.775和G.824,1988。

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